CAN總線中循環冗余校驗碼的原理及其電路實現

時間：2024-10-04 05:19:16 理工畢業論文我要投稿

相關推薦

摘要：在CAN網絡中傳輸攝文時，噪聲干擾或傳輸中斷等因素往往使接收端收到的報文出現錯碼。為了及時可靠地把報文傳輸給對方并有效地檢測錯誤，需要采用差錯控制。詳細介紹了CAN總線中循環冗余校驗碼的差錯控制原理及其實現方法。

在CAN系統中為保證報文傳輸的正確性，需要對通信過程進行差錯控制。目前常用的方法是反饋重發，即一旦收到接收端發出的出錯信息，發送端便自動重發，此時的差錯控制只需要檢錯功能。常用的檢錯碼兩類：奇偶校驗碼和循環冗余校驗碼。奇偶校驗碼是一種最常見的檢錯碼，其實現方法簡單，但檢錯能力較差；循環冗余校驗碼的編碼也很簡單且誤判率低，所以在通信系統中獲得了廣泛的應用。下面介紹CAN網絡中循環冗余校驗碼（即CRC碼）的原理和實現方法。

1 CRC碼檢錯的工作原理

CRC碼檢錯是將被處理報文的比特序列當作一個二進制多項式A（x）的系數，該系數除以發送方和接收方預先約定好的生成多項式g(x)后，將求得的余數P(x)作為CRC校驗碼附加到原始的報文上，并一起發給接收方。接收方用同樣的g(x)去除收到的報文B(x)，如果余數等于p(x)，則傳輸無誤（此時A（x）和B(x)相同）；否則傳輸過程中出錯，由發送端重發，重新開始CRC校驗，直到無誤為止。

上述校驗過程中有幾點需注意：①在進行CRC計算時，采用二進制（模2）運算法，即加法不進位，減法不借位，其本質就是兩個操作數進行邏輯異或運算；②在進行CRC計算前先將發送報文所表示的多項式A(x)乘以xn，其中n為生成多項式g(x)的最高冪值。對二進制乘法來講，A(x)·xn就是將A(x)左移n位，用來存放余數p（x），所以實際發送的報文就變為A（x）·xn p(x)；③生成多項式g(x)的首位和最后一位的系數必須為1。

圖1為CRC校驗的工作過程。

目前已經有多種生成多項式被列入國際標準中，如：CRC-4、CRC-12、CRC-16、CCITT-16、CRC-32等。CAN總線中采用的生成多項式為g(x)=x15 x14 x10 x8 x7 x4 x3 1。可以看出，CANU叫線中的CRC校驗采用的多項式能夠校驗七級，比一般CRC校驗（CRC-4、CRC-12、CRC-16等）的級數（二～五級）要高許多，因而它的檢錯能力很強，誤判率極低，成為提高數據傳輸質量的有效檢錯手段。

圖2 產生CRC校驗碼的硬件電路

2 CRC碼的電路實現

2.1 硬件電路的特點

在CAN總線中為了產生CRC碼，硬件電路除了具有復位和時鐘信號以外，還需要以下兩個控制信號的參與：①填充位解除信號destuff，它的有效邏輯值是1；②CRC檢驗的使能信號enable，有效邏輯也為1。該硬件電路的特點是采用選擇器和反相器代替傳統設計中用的異或門，既實現了比較功能，又降低了生產成本，同時也為工程師們提供了一種新的設計思路。

2.2 硬件電路圖

圖2即為實現CRC碼的硬件電路圖。

圖中需要說明的幾點如下：①使能信號和填充位解除信號省略；②crcnxt代表的邏輯值為輸入報文序列和CRC寄存器的最高位異或的結果；③標號0～14所指示的為15位CRC寄存器，上升沿觸發；④標號1～6所指示的為選擇器和反相器的組合邏輯，實現異或功能，該選擇器的邏輯功能為Y=AB AC，具體結構如圖3所示。

2.3 電路工作過程

從以上分析可知：①當enable=0時，CRC清0；②當enable=1、destuff=1時，進行正常CRC計算；③當enable=1而destuff=0時，正在解除填充時，數據暫停傳送。

在各個控制信號均有效時，輸入報文的每一位都是和CRC寄存器的最高位相異和后移入最低位，同時寄存器的第13、9、7、6、3、2位均和其最高位異或，結果分別左移一位；其它未進行異或操作的寄存器位值也分別左移一位，直到報文的每一位都移入CRC寄存器為止，此時寄存器中的值取為計算得到的CRC碼。

如果報文的比特序列長度為16，則需要左移16次才能對報文的每一位均進行處理。如果以Ck表示CRC寄存器的第k位位值、Ck'表示移位后的第k位位值（k=0,1,2,3……15），則移位規律見表1。

表1 移位規律表

C14'=C13^crcnxtC13'=12C12'=C11C11'=C10C10'=C9^crcnxtC9'=C8C8'=C7^crcnxtC7'=C6^crcnxtC6'=C5C5'=C4C4'=C3^crcnxtC3'=C2^crcnxtC2'=C1C1'=C0C0'=crcnxt^datain　

3 CRC校驗碼的軟件實現

CRC校驗用軟件實現起來非常方便。鑒于目前的資料中介紹的方法多使用C語言、匯編語言等實現，而缺乏用硬件描述語言實現，這里給出CRC碼的Verilog HDL之行為級描述程序。

本程序在Verilog_XL下編譯通過，同時在Synopsis上成功進行了綜合及優化。

//用Verilog HDL實現CRC碼

module crc(clk,rst,enable,destuff,datain,crc)；

input clk;

input rst;

input enable;

input destuff;

input datain;

【CAN總線中循環冗余校驗碼的原理及其電路實現】相關文章：

基于PCI總線的CAN卡的設計與實現03-18