筆試題線與邏輯

時間：2020-10-13 15:18:20 筆試題目我要投稿

筆試題（線與邏輯）

1、同步電路和異步電路的區別是什么？（仕蘭微電子）
2、什么是同步邏輯和異步邏輯？（漢王筆試）
同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。
3、什么是"線與"邏輯，要實現它，在硬件特性上有什么具體要求？（漢王筆試）
線與邏輯是兩個輸出信號相連可以實現與的功能。在硬件上，要用oc門來實現，由于不用
oc門可能使灌電流過大，而燒壞邏輯門。同時在輸出端口應加一個上拉電阻。
4、什么是Setup 和Holdup時間？（漢王筆試）
5、setup和holdup時間,區別.（南山之橋）
6、解釋setup time和hold time的定義和在時鐘信號延遲時的變化。（未知）
7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。（威盛VIA
2003.11.06 上海筆試試題）
Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發
器的時鐘信號上升沿到來以前，數據穩定不變的時間。輸入信號應提前時鐘上升沿（如上
升沿有效）T時間到達芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個
數據就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿，數據才能被打入觸發器。
保持時間是指觸發器的時鐘信號上升沿到來以后，數據穩定不變的時間。如果hold time
不夠，數據同樣不能被打入觸發器。
建立時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鐘邊沿前，數據信
號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數據信號需要保持不變的時間。如
果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數據，將會出現
metastability的情況。如果數據信號在時鐘沿觸發前后持續的時間均超過建立和保持時
間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。
8、說說對數字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。（仕蘭微
電子）
9、什么是競爭與冒險現象？怎樣判斷？如何消除？（漢王筆試）
在組合邏輯中，由于門的輸入信號通路中經過了不同的延時，導致到達該門的時間不一致
叫競爭。產生毛刺叫冒險。如果布爾式中有相反的信號則可能產生競爭和冒險現象。解決
方法：一是添加布爾式的消去項，二是在芯片外部加電容。
10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試）
常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之
間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需
要在輸出端口加一上拉電阻接到5V或者12V。
11、如何解決亞穩態。（飛利浦－大唐筆試）
亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態。當一個觸發器進入亞
穩態時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩定在某個正確的電平
上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處于振蕩狀態，并且這種無
用的輸出電平可以沿信號通道上的各個觸發器級聯式傳播下去。
12、IC設計中同步復位與異步復位的區別。（南山之橋）
13、MOORE 與 MEELEY狀態機的特征。（南山之橋）
14、多時域設計中,如何處理信號跨時域。（南山之橋）
15、給了reg的setup,hold時間，求中間組合邏輯的'delay范圍。（飛利浦－大唐筆試）
Delay < period - setup – hold
16、時鐘周期為T,觸發器D1的建立時間最大為T1max，最小為T1min。組合邏輯電路最大延
遲為T2max,最小為T2min。問，觸發器D2的建立時間T3和保持時間應滿足什么條件。（華
為）
17、給出某個一般時序電路的圖，有Tsetup,Tdelay,Tck->q,還有 clock的delay,寫出決
定最大時鐘的因素，同時給出表達式。（威盛VIA 2003.11.06 上海筆試試題）
18、說說靜態、動態時序模擬的優缺點。（威盛VIA 2003.11.06 上海筆試試題）
19、一個四級的Mux,其中第二級信號為關鍵信號如何改善timing。（威盛VIA
2003.11.06 上海筆試試題）
20、給出一個門級的圖，又給了各個門的傳輸延時，問關鍵路徑是什么，還問給出輸入，
使得輸出依賴于關鍵路徑。（未知）

筆試題（線與邏輯）

【筆試題（線與邏輯）】相關文章：

唇線筆怎么用10-11

360筆試題目10-20

華為2017筆試題08-16

Oracle DBA邏輯備份試題精選09-23

ＭＢＡ、ＧＣＴ《邏輯》教學與探索08-15

邏輯學與素質培養10-26